由一位全加器(FA)构成的行波进位加法器，它可以实现补码数的加法运算和减法运算。但是这种加法/减法器存在两个问题：一是由于串行进位，它的运算时间很长。假如加法器由n位全加器构成，每一位的进位延迟时间为20ns，那么最坏情况下， 进位信号从最低位传递到最高位而最后输出稳定，至少需要n*20ns，这在高速计算中显然是不利的。二是就行波进位加法器本身来说，它只能完成加法和减法两种操作而不能完成逻辑操作。本节我们介绍的多功能算术/逻辑运算单元(ALU)不仅具有多种算术运算和逻辑运算的功能，而且具有先行进位逻辑， 从而能实现高速运算。1.基本思想一位全加器(FA)的逻辑表达式为Fi＝Ai⊕Bi⊕CiCi＋1＝AiBi＋BiCi＋CiAi (2.35)我们将Ai和Bi先组合成由控制参数S0，S1，S2，S3控制的组合函数Xi和Yi，然后再将Xi，Yi和下一位进位数通过全加器进行全加。这样，不同的控制参数可以得到不同的组合函数，因而能够实现多种算术运算和逻辑运算。

图2.10　ALU的逻辑结构原理框图

因此，一位算术/逻辑运算单元的逻辑表达式为Fi=Xi⊕Yi⊕Xn+iCn+i+1=XiYi+YiCn+i+Cn+iXi上式中进位下标用n＋i代替原来以为全加器中的i，i代表集成在一片电路上的ALU的二进制位数。对于4位一片的ALU，i＝0，1，2，3。n代表若干片ALU组成更大字长的运算器时每片电路的进位输入，例如当4片组成16位字长的运算器时，n＝0，4，8，12。

2.逻辑表达式控制参数S0，S1，S2，S3 分别控制输入Ai 和Bi ，产生Y和X的函数。其中Yi是受S0 ，S1控制的Ai和Bi的组合函数，而Xi是受S2，S3控制的Ai和Bi组合函数，其函数关系如表2.4所示。

表2.4 Xi，Yi与控制参数和输入量的关系

根据上面所列的函数关系，即可列出Xi和Yi的逻辑表达式Xi＝S2S3＋S2S3（Ai＋Bi）＋S2S3（Ai＋Bi）＋S2S3AiYi＝S0S1Ai＋S0S1AiBi＋S0S1AiBi

进一步化简并代入前面的求和与进位表达式，可得ALU的某一位逻辑表达式如下

　(2.36)

4位之间采用先行进位公式，根据式（2.36），每一位的进位公式可递推如下：第0位向第1位的进位公式为Cn＋1＝Y0＋X0Cn其中Cn是向第0位（末位）的进位。第1位向第2位的进位公式为Cn＋2＝Y1＋X1Cn＋1＝Y1＋Y0X1＋X0X1Cn第2位向第3位的进位公式为Cn＋3＝Y2＋X2Cn＋2＝Y2＋Y1X2＋Y0X1X2＋X0X1X2Cn第3位的进位输出（即整个4位运算进位输出）公式为Cn＋4＝Y3＋X3Cn＋3＝Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3＋X0X1X2X3Cn设

G＝Y3＋Y2X3＋Y1X2X3＋Y0X1X2X3P＝X0X1X2X3则Cn＋4＝G＋PCn (2.37)这样，对一片ALU来说，可有三个进位输出。其中G称为进位发生输出，P称为进位传送输出。在电路中多加这两个进位输出的目的，是为了便于实现多片（组）ALU之间的先行进位，为此还需一个配合电路，称之为先行进位发生器(CLA)，下面还要介绍。

Cn+4是本片(组)的最后进位输出。逻辑表达式表明，这是一个先行进位逻辑。换句话说，第0位的进位输入Cn可以直接传送到最高位上去，因而可以实现高速运算。用正逻辑表示的4位算术/逻辑运算单元(ALU)的逻辑电路图如下，它是根据上面的原始推导公式用TTL电路实现的。这个器件的商业标号为74181ALU。

3.算术逻辑运算的实现上演示图中除了S0－S3四个控制端外，还有一个控制端Ｍ，它使用来控制ALU是进行算术运算还是进行逻辑运算的。当Ｍ＝0时，Ｍ对进位信号没有任何影响。此时F 不仅与本位的被操作数Y和操作数X 有关，而且与本位的进位输出，即C 有关，因此Ｍ＝0时，进行算术操作。当Ｍ＝1时，封锁了各位的进位输出，即C ＝0，因此各位的运算结果F 仅与Y 和X 有关，故Ｍ＝1时，进行逻辑操作。图2.11(b)示出了工作于负逻辑和正逻辑操作数方式的74181ALU方框图。显然，这个器件执行的正逻辑输入/输出方式的一组算术运算和逻辑操作与负逻辑输入/输出方式的一组算术运算和逻辑操作是等效的。

图2.11 74181ALU的逻辑电路图和方框图

表2.5列出了74181ALU的运算功能表，它有两种工作方式。对正逻辑操作数来说，算术运算称高电平操作，逻辑运算称正逻辑操作(即高电平为“1”，低电平为“0”)。对于负逻辑操作数来说，正好相反。由于S －S 有16种状态组合，因此对正逻辑输入与输出而言，有16种算术运算功能和16种逻辑运算功能。同样，对于负逻辑输入与输出而言，也有16种算术运算功能和16种逻辑运算功能。

表2.5 74181ALU算术/逻辑运算功能表

说明：(1)H＝高电平，L＝低电平.(2)*表示每一位均移到下一个更高位，即A*＝2A注意，表2.5中算术运算操作是用补码表示法来表示的。其中“加”是指算术加，运算时要考虑进位，而符号“＋”是指“逻辑加”。其次，减法是用补码方法进行的，其中数的反码是内部产生的，而结果输出“A减B减1”，因此做减法时需在最末位产生一个强迫进位(加1)，以便产生“A减B”的结果。另外，“A＝B”输出端可指示两个数相等，因此它与其他ALU的“A＝B”输出端按“与”逻辑连接后，可以检测两个数的相等条件。

4.两级先行进位的ALU前面说过，74181ALU设置了P和G两个本组先行进位输出端。如果将四片74181的P，G输出端送入到74182先行进位部件（CLA），又可实现第二级的先行进位，即组与组之间的先行进位。假设4片（组）74181的先行进位输出依次为P0，G0，G1P1，P2，G2，P3，G3，那么参考式(2.37)的进位逻辑表达式，先行进位部件74182CLA所提供的进位逻辑关系如下：Cn＋ｘ＝G0＋P0CnCn＋ｙ＝G1＋P1Cn＋ｘ＝G1＋G0P1＋P0P1Cn　Cn＋ｚ＝G2＋P2Cn＋ｙ＝G2＋G1P2＋G0P1P2＋P0P1P2Cn(2.38)　Cn＋4 ＝G3＋P3Cn＋ｚ＝G3＋G2P3＋G1P1P2＋G0P1P2P3＋P0P1P2P3Cn　 　＝G*＋P*Cn其中P*＝P0P1P2P3　G*＝G3＋G2P3＋G1P1P2＋G0P1P2P3根据以上表达式，用TTL器件实现的成组先行进位部件74182的逻辑电路图如下所示，其中G*称为成组进位发生输出，P*称为成组进位传送输出。

下面介绍如何用若干个74181ALU位片，与配套的74182先行进位部件CLA在一起，构成一个全字长的ALU。下图示出了用两个16位全先行进位部件级联组成的32位ALU逻辑方框图。在这个电路中使用了八个74181ALU和两个74182CLA器件。很显然，对一个16位来说，CLA部件构成了第二级的先行进位逻辑，即实现四个小组（位片）之间的先行进位，从而使全字长ALU的运算时间大大缩短。

图2.13　用两个6位全先行进位部件级联组成的32位ALU